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基于FPGA的多波形信号发生器

摘要

在本文中，基于直接数字频率合成（DDS）技术和FPGA设计了一种多波形信号发生器。单片机用来产生波形数字信号，结合D/A转换器和低通滤波器可分别对输出相位、振幅和频率进行调整并且易于对波形进行控制。本系统具有宽频率稳定范围、高速响应、高振幅调节分辨率的特点。

关键词：直接数字频率合成；信号发生器；FPGA；单片机

1.引言

由于科技的进步，直接数字频率合成技术得到了不断地发展和广泛的应用。它的原理是用数控振荡器产生频率和相位可变的波形。它由时钟、相位累加器和波形查找表组成。再加上控制电路、D/A转换器和信号调理电路可以组成多波形发生器。FPGA具有设计灵活、可靠性高、生产周期短和工作速度快的优点，所以能广泛应用于现代电子设备中。本文分别介绍了基于直接数字频率合成技术并选用FPGA作为核心设备的可调整信号发生器的输出相位、振幅和频率。它可以输出正弦波、方波、三角波和锯齿波。本文设计的系统具有宽频率范围、高精准性、稳定性好并且易于升级的优点。

2.硬件设计

图1是系统的整体框图。它的工作流程如下：单片机通过将相位和频率控制字符输入到FPGA中产生一定的时序，来对FPGA进行控制。然后FPGA产生相应的相位和频率数字信号并被转换成模拟梯形信号。再通过低通滤波器可以将这些信号转换成需求的平稳的信号。通过对D/A转换器的控制，单片机可以对信号的振幅进行调整。最后，形成的波形、相位和频率都显示在LED显示屏上。

2.1 DDS电路

直接数字频率合成技术日益成熟，并被广泛的应用。它基于抽样定理并使用电子技术来产生信号波形。波形数据首先被存储在内存中，然后被读取为数字信号，再通过D/A转换器被转换成模拟阶梯信号。最后，通过低通滤波器转换成所需的信号。DDS具有信号频率稳定、全数字化、易于控制、连续相位输出等优点。所以，本文选用直接数字频率合成电路。

FPGA是整个模块的主要部件。本系统采用Altera公司的FPGA芯片EP1C12Q240C8。DDS作为FPGA模块的主要部分，DDS块如图2所示。DDS输出频率Fout的计算公式如下：

（1）

N表示频率累加器的位宽，M不表示输入频率的位宽，Fclk表示时钟。根据奈奎斯特抽样定理可以通过公式计算出DDS的最大理论值：

（2）

DDS的频率分辨率为：

（3）

其相位分辨率（最小步长）为：

（4）

本文采用了24位的频率累加器和10位的相位累加器。输入频率字符要控制在20以内，相位频率要控制在10个字符以内。系统时钟为50MHz，并通过FPGA中的锁相环将它分为16.667 MHz作为DDS时钟。输出频率的最大理论值为。该频率分辨率为1Hz，相位频率为。当输出最大频率时，它有16个采样点，因此可以保证波形的质量。波形数字存储在FPGA的ROM表中。ROM的数量是由单片机选择的波形的种类决定的。数据的位数为12位，地址的为10位。所以每个波形可以存储1024个12位数据。

2.2D/A电路

本系统采用Texas公司制造的THS5661型号数字模拟转换器。它具有高速率和低功耗，并具有12位分辨率。本文考虑了分辨率、转换率、量化误差和线性度，它们直接影响系统的性能。它是一种高速率转换芯片，可以满足我们的需要。12位的DAC不仅可以降低量化误差，还可以提高分辨率。如图3所示，数字信号可以通过D/A转换器转换成模拟梯形信号，并可以通过D/A转换器中的EXTIO的不同参考电压改变其振幅。

2.3 低通滤波电路

低通滤波用来过滤或衰减无用频率信号并保留有用的信号。DAC的输出模拟梯形信号中包括一些时钟元素和部分无用的低阶谐振，所以低通滤波器电路被用来过滤掉频率信号噪声 并得到平稳的有用的波形。

2.4 键盘及显示电路

本系统中，用户需要输入并且检测信号指标，因此必须有键盘和显示电路。本系统采用4times;4的键盘和LCD12864显示器。利用单片机来控制扫描键盘，通过向FPGA传递确定的命令和数据信号，可以产生所需的波形信号，并且会将处理后的信号显示在LCD128641上。本系统容易操作，并且它的界面具有用户友好性。

3.软件设计

本系统中主要用到的开发语言是VHDL语言，开发平台主要是Quartus II 6.0。FPGA在Quartus II平台进行编程和仿真，并用VHDL语言进行设计。最后进行了编译和仿真。系统的程序流程图如图4所示。

3.1 用FPGA设计的DDS

DDS大致可以通过对FPGA中的频率累加器、相位累加器和ROM查找表的设计来实现。ROM查找表可以通过Quartus II 6.0平台进行定制，最终创建的ROM查找表有10位地址输入和12位数据输出。频率累加器和相位累加器都是基于VHDL语言来设计的。

部分软件程序如下：

该电路如图5所示。ROM_COMPONENT是五个ROM查找表的顶层文件，Add0是频率累加器，而Add1相位累加器。

3.2 仿真

这一部分主要是FPGA系统的仿真。完成编译后进行了功能仿真和时序仿真。这样我们才能知道设计结果是否符合原设计要求。仿真时序图如图6所示。

从仿真中可以看出，在输出控制字之前，系统具有高阻抗性。输入的控制字可以被分为两个阶段：控制命令输入和控制字码输入。当地址锁存信号设置为高电压时，控制命令被输入；当写外部存储器信号为高电压时，输入控制字码。控制命令如表1所示。通过P0和波形选取P1输入频率和相位字。

以图6为例，地址锁存信号和写外部存储器信号产生一定的定时序列来控制P1和P2来输入数据，6082H允许输入9到16位的频率控制字（频率控制字一般为8位）。10H频率控制字，即频率控制字输入为1000H，我们可以从公式（1）得出，。

6042H可以控制波形选择。01H是第一个ROM数据，即DDFSFUT输出是第一个ROM数据，并且输出的数据大约是8KHz。

4.系统测试

• 通过键盘可以输入波形信号的一些指标，如波形的选择，频率输入，相位输入，单片机相位等。单片机产生确定的定时序列，将波形的指标输入到FPGA和DAC中，并可以产生需要的波形信号。用示波器来测量输出的信号指标，并将输出的信号指标与输入的信号进行比较分析得出波形效应和误差。因为相位、振幅和频率都被软件控制并且存在系统误差，所以误差得到补偿。经过多次测试后得到下述指标：
• 输出频率：1Hz-1MHz
• 输出电压：
• 频率分辨率：1Hz
• 相位分辨率：
• 电压分辨率：12位
• 输出波形：正弦波、方波、三角波和锯齿波，以及通过改变存储列表ROM可以得到的其他波形

5.结论

本文介绍了基于FPGA和DDS的多波形信号发生器的设计。其相位、振幅和频率都可以被调整，并且可以产生相对理想的正弦波、方波、三角波和锯齿波。本系统具有宽频率稳定范围、高速响应、高振幅调节分辨率的特点。本系统很简单并易于控制，所以可以很好地用于学习和实验中。

基于FPGA的信号发生器设计

摘要

本文采用DDS原理介绍采用FPGA输出任意波形信号的方法。上位机产生的任意波形数据通过串口下载到DDS的波形RAM中，通过单片机实现频率和相位的控制。上位机使用LabWindows/CVI软件设计，实现任意波形输出。

关键词：任意波形；DDS；FPGA；RS232；虚拟仪器

引言

波形发生器是一种广泛应用于电子电路，自动控制和科学实验等领域的信号源。如电气参数测量，雷达，通信，电子对抗和电子系统，航空航天，遥测等，都需要波形信号发生器来提供高质量的信号源。随着通信技术的不断发展和应用，对频率稳定度，频谱纯度，频率范围，输出频率数量和信号波形形状的要求越来越高。传统的波形发生器只能产生正弦波，方波，脉冲波，三角波等常规信号。随着科学实验研究的不断发展，传统的波形发生器在某些情况下还不能满足要求，在许多应用研究领域，不仅需要一些规则信号，还需要一些不规则信号来研究系统特性。如电镀电源对电镀的影响，电子设备的测试性能，以及各种瞬态波形和电子设备中需要信号源能够提供一些非常规测试信号的干扰仿真和任意波形，可以产生任意波形发生器所需的波形。

现代雷达的频率源一般采用直接数字频率合成DDS模式。该方法所产生的波形具有严格的一致性，重复性，高稳定性和可编程性等优点，可以很容易地实现多样的波形参数，并生成任意复杂的波形，以满足现代电子战雷达抗干扰环境的需要，干扰和强大的生存能力。

1. 基于DDS的任意波形发生器的设计

1.1 基于DDS的任意波形发生器的原理

直接数字频率合成的DDS直接从用于频率合成的“相位”概念开始。DDS的原理电路框图如图1所示。

相位累加器由级联的N相加法器和N相累加器寄存器组成利用每个时钟脉冲fs，加法器将频率控制字K加到累加器寄存器输出数据的累加阶段，并将数据的组合结果发送到累加器寄存器的输入端。累加器将最后一个时钟脉冲数据后的反馈新的相位反馈给加法器的输入端，以使加法器在下一个时钟脉冲的作用下与频率控制字加在一起。因此，相位累加器在时钟的作用下对频率控制字进行连续线性相位累加。因此，可以看到相位累加器在每个时钟脉冲输入上累积频率控制字一次，相位累加器输出数据为合成信号相位，其溢出频率为DDS输出的信号频率。

1.2 DDS芯片AD9850的工作原理

AD9850是ADI公司采用先进的DDS技术的高集成度DDS频率合成器，包括可编程DDS系统，高性能DAC和高速比较器，可实现全数字编程控制和时钟发生器的频率合成器。它可以产生具有纯频谱特性的模拟正弦波输出，并且频率和相位可编程控制。AD9850的接口控制非常简单，可以直接输入8位并行的频率和相位数据等端口或串行端口。AD9850使用32位相位累加器截取14位，并输入输出10位幅度量化数字信号的正弦查找表，并由DAC转换为模拟正弦梯形信号，然后输出正弦信号。

1.3 在FPGA的芯片EP1C3T144C8中实现DDS

DDS系统用于重叠分离的数字设备。随着整个电路系统工作频率的增加，采用分立器件的DDS电路存在着无法克服的缺点，主要表现在电磁兼容性和系统的工作频率上。后面特殊的DDS芯片极大地推动了DDS技术的发展，但特殊的DDS芯片价格昂贵，无法实现任意波形输出。近年来，CPLD和FPGA的发展给DDS提供了更好的技术。

目前FPGA（现场可编程门阵列）被广泛用于可编程器件。它的应用不仅使得数字电路系统的设计变得非常方便，而且大大缩短了系统开发的周期，并且减少了数字电路系统和各种芯片的体积。另外，它的时钟频率可以达到几百MHZ，并且以其灵活性和高可靠性，因此非常适合实现波形发生器的数字电路。

从DDS的组成框图来看，实现DDS的大部分步骤都是数字电路步骤，它可以非常方便地用FPGA设计数字电路，并且通过绘图编程修改电路。这里用FPGA实现DDS核心单元的相位累加器和波形存储器。本设计在ALTERA公司的CYCLONE系列中使用高性价比的FPGA芯片EP1C3T144C8。

1.3.1 频率和相位输入寄存器模块的设计

频率和相位输入寄存器模块的设计和时序仿真如图3所示。

频率和相位输入寄存器模块用于接收单片写入的频率控制和相位控制字。在DDS结构中，相位累加器为32位，相位控制器为16位，所以DDS单片机发送频率控制字需要4次，分别写入4个字节，发送相位控制字需要2次，分别写入2字节。在不同状态下，SELE分别完成频率控制字或相位控制字的采集。

1.3.2 地址生成器的设计

地址发生器模块的设计和时序仿真如图4所示。

地址发生器模块包含相位累加器和相位控制器，其中相位累加器SUM是一个具有累加功能的32位加法器，它接收来自微控制器的频率控制字数据并将其存入。设置为32位频率控制字k作为执行加法运算的一个步骤，当其和计满时，计数器复位并重新进行操作。根据DDS的原理，我们可以知道通过控制频率控制字K可以容易地控制输出频率。相位控制器是一个10位寄存器，它接收来自单片机的相位控制字数据并进行存储。当下一个时钟到达时，输入存款数据并控制输出波形的频率和相位。该模块输出一个32位地址数据，并且由于波形RAM存储容量有限，因此只能将高10位作为波形RAM地址。

1.3.3 波形RAM的设计

图5显示了波形RAM模块的设计和时序仿真。

由于EP1C3T144C8在内部安装了13个4Kbit的存储器，因此您可以轻松配置波形RAM。首先需要确定波形RAM的深度和字长，这与很多因素有关。由于选择8位D/A芯片DAC0832，所以RAM的字长也是8位，从噪声功率来看，波形RAM位的地址线位应该等于或略大于字长加2，所以波形RAM的地址线位需要10位。同时，为了实现任意波形数据更新，波形RAM应设计为双端口RAM。

结论

本文提出了一个在FPGA芯片上实现整个DDS系统和串口数据采集的模块，以及实现任意波形输出的设计方法。本方法设计的任意波形发生器具有结构简单，性价比高的特点，还可以方便地升级实现频率和相位调制功能，其产生

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